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Otros Microcontroladores / Dispositivos programables => Lógica Programable => Mensaje iniciado por: abimael en 07 de Agosto de 2013, 12:45:25
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Hola, a ver si algun experto es capaz de informarme...
Si yo implemento este modulo en una FPGA que vaya con reloj a 50 Mhz.:
module prueba(clk,res,num1,num2)
input wire clk;
input register num1,num2;
output register res;
always @(posedge clk)
res <= num1 + num2;
endmodule
esta claro que al siguiente pulso de reloj res tiene la suma de num1 y num2.
Pero y si escribo;
res <= (211/255) * (num1-28) + (221/16) * (num2+22);
¿Esto tambien va a 50 mhz? ¿En un solo pulso de reloj se hace esta operacion? Agradezco comentarios...
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Lo mismo me equivoco, estoy empezando con el vhdl, pero la multiplicacion es un sistema combinacional, asi que el tiempo ira en funcion de los retardos de "puertas" ya que la fpga funciona con unidades logicas y no compuertas, pero debe especificar el datasheet como calcular los retardos