TODOPIC
Otros Microcontroladores / Dispositivos programables => Lógica Programable => Mensaje iniciado por: Carl47D en 30 de Agosto de 2014, 22:17:36
-
Buenas tardes, recientemente comence a programar en verilog, el software que uso es el Quartus 2 Web Edition, en clase se implemento un divisor de frecuencia, este toma los 20 MHz que tiene el contador interno de la Cyclone IV y saca un reloj de 1Hz, en clase todo bien, pero al rehacerlo en casa me tira un error y no se como solucionarlo, este es el error:
Verilog HDL syntax error near text "begin"; expecting "endmodule"
Este es el codigo, ojala puedan ayudarme
module divisor (ck, ck1s);
input ck;
output ck1s;
reg rck1s;
reg [24:0] rcont;
assign ck1s = rck1s;
always @(posedge ck);
begin
if (rcont==25'h0000000)
begin
rcont=25'h17d783f;
rck1s=~rck1s;
end
else
begin
rcont=rcont-1;
end
end
endmodule
-
Hola!
Yo tambien tengo un codigo parecido, pero a mi si me compila, revizandolo superficialmente solo cambian de nombre las variables, no se porque no te compile.
Este es mi codigo:
module div_sec (ck, freq);
input ck;
output freq;
reg [24:0] rcont;
reg rfreq;
assign freq = rfreq;
always @(posedge ck)
begin
if(rcont==25'h0000000)
begin
//rcont = 25'h17D7840;
rcont=25'h17d783f;
rfreq=~rfreq;
end
else
begin
rcont=rcont-1;
end
end
endmodule
-
Saludos, en la tarde descubri que era y no pude publicar mi error, era el ; que esta enseguida del always @ (posedge ck) , se lo quite y copilo, error de novato jaja, gracias :-/