Flip Flop y puertas NOT

[juaperser1]

De xilinx existen microprocesadores ARM con FPGA integrada, la zynq-7000 de la gama baja la puedes programar con herramientas de xilinx gratuitamente, pero esto no es factible para este circuito, ya que como dices estarías complicando muchísimo un circuito tan simple con una FPGA avanzada.

lo mejor es seguir con lógica digital básica y hacer un estudio de tiempos.

un saludo.

[juaperser1]

Por cierto, lo que te he pasado no son FPGA convencionales es como lo que buscas de PIC, pero en condiciones no 7 puertas, es una FPGA de 50K gates y un micro de AVR atmel de 25 Mhz. No vas a encontrar ninguna FPGA  o FPGA con micro integrado mas pequeño que esto.

un saludo.

[planeta9999]

Eso lo he visto para los dos flip-flop de arriba del esquema (MA0 y MA1), pero no veo porqué quitar los NOT para las entradas MA2 y MA3, cuando las salidas de las cuatro NAND de triple entrada se mantiene igual que en el esquema original (AND + NOT).

Si pero los de abajo simplemente tenes que cambiar el pin Q por el Q negado, es decir las compuertas NAND que maneja el Q, lo usas con Q negado y ya tendrias la misma logica. No se si lo tuvo en cuenta Chaly

Ah ok, no me había dado de cuenta de eso, en el esquema de Chaly las conexiones entre las salidas de los dos flip-flop y las puertas NAND son distintas a las del esquema original, supongo que así consigue la misma tabla de verdad prescindiendo de los dos NOT en las entradas.

Falta saber si en realidad todas esas puertas NOT aparentemente innecesarias, si que tienen una función relacionada con el tiempo de repuesta del circuito, y en ese caso si que debería de añadirlas a mi circuito con 74xx.

[planeta9999]

ten en cuenta que un TTL estandar funciona con un máximo de 5.5Vcc y el CDP con entre 7 y 11 si no leí mal, todo dependerá del circuito donde lo aplicarás.

El CDP1859 se puede alimentar con una tensión entre 4 y 10 voltios, creo que estos chips son CMOS. De todas formas el circuito va alimentado a 6 voltios, que no sería apropiado para los 74xx.

La duda que tengo es si basta con reducir el votaje de alimentación de los 74xx con un diodo para bajarlo a 5.3 voltios, o también pueden haber problemas de compatibilidad con los voltajes de los niveles lógicos CMOS-TTL, lo tendré que comprobar comparando las hojas de características de ambos chips. Creo que hay chips 74xx que también son compatibles CMOS, los 74HCTxx.

 

[KILLERJC]

Perdon planeta, esta los HC ( High speed CMOS ), los HTC como decis son compatibles con logica TTL (5V maximo)

http://www.nxp.com/documents/data_sheet/74HC_HCT10_Q100.pdf
Soporta como maximo 6V dentro de lo recomendado (Maximo 7V)
Propagacion 9ns a 6V


http://www.nxp.com/documents/data_sheet/74HC_HCT563_CNV.pdf
Maximo 6V
Propagacion 17ns


http://www.nxp.com/documents/data_sheet/74HC_HCT04.pdf
Hex inverter
Propagacion 7ns a 6V

Me equivoque antes, deberia ser asi:

FFD -> NOT  = 17ns + 7ns = 24ns
FFD -> NAND = 17ns + 9ns = 26ns

Si pongo el NOT antes del FFD ocurre que al darle el pulso al clock la seccion de arriba cmbia mucho mas rapido.
Yo puse estos de ejemplos seguro que hay mas integrados, y distintos FFD

Podes usar una NAND para el ENABLE, ya que posee 9ns de propagacion. Seria el punto mas disparejo en los tiempos

Cambios producidos en:
FFD -> NOT = 24ns
FFD -> NAND (enable activado) = 18ns

[planeta9999]

.


No se lo importante que puede llegar a ser que los tiempos de respuesta estén bien equilibrados en el circuito, esta es la parte del esquema en la que los CDP1859 direccionan dos RAM 5101 y 2 ó 4 ROMS (cuatro 2708, o dos 2716). Son todos chips muy antiguos de los años 70, por lo que supongo que son bastante lentos, aunque lo puedo concretar viendo el datasheet de cada uno.

Mi única duda entonces, es si respetar el esquema original de CDP1859 para hacerlo con 74HCxx, eso es incluyendo todas las puertas NOT, aunque no sean necesarias para conseguir la misma tabla de verdad, o resumir el circuito al esquema de Chaly que da la misma tabla de verdad pero puede desequilibrar los tiempos de repuesta de unos flip-flop a otros al eliminar algunas puertas NOT.

[KILLERJC]

Creo que no me estas entendiendo, podes hacer algo que respete ambas cosas. Como ya te lo dije, lo cual necesitarias cerca de 4 integrados para reemplazar a ese (respetando tiempos/tabla). Si crees que los tiempos no es necesrio, por ejemplo la RAM tiene un tiempo de acceso de 500ns, entonces te ahorras 1 solo integrado que es el inverter y usas el diagrama de Chaly

[planeta9999]

Si, si que lo he entendido, es un problema de que los tiempos de respuesta del circuito estén equilibrados, y además relacionado con la velocidad de acceso de los chips que controla el CDP1859, que son esas dos RAM 5101 y las 2/4 ROM 2708/2716.

Tal vez lo compruebe con el analizador lógico, montando los 74HC sobre una placa de prototipos, a ver como responde el original y la réplica con 74HC, con y sin puertas NOT.