Hola hola!!
La culpa la tiene Damago, que quiere deberes, así que ahí va: os propongo para practicar más con el VHDL, que hagamos el diseño de un SUMADOR de 8 bits.
Supongamos que en la FPGA, o el dispositvo programble que sea, tenemos asigandos los pines entrada/salida de forma que
A[7:0], B[7:0] serán los operandos de la suma
SUM[7:0]: resultado de la suma.
Consideramos acarreo, vale?
Bueno, manos a la obra!