Hola.
Cualquier sintetizador por malo que sea, te optimizará eso, ya que extrae del vhdl o del verilog la funcion que puedas implementar y la simplifica.
Lo que puedes hacer para evitar esto, es sacar los pines intermedios para fuera de la FPGA. Así no te puede eliminar ningún inversor, ya que todos son relevantes.
Con este método además sólo tendrás la necesidad de implementar un par de inversores, ya que si colocas un condensador en el pin intermedio, te incluirá un retardo que influirá en la frecuencia de oscilacion.