Muy bien apuntado, Pablo.
Jejeje, no, el shannon ese no es del foro, pero seguro que le habría gustado mucho participar en este tema, claro.. si estuviera vivo el pobre.
Bueno, parece ser que este matemático e inginiero en electrónica hizo una aproximación del teorema de Fourier...
![loco]( "loco")
A ver, para resumir, el terorema de este pollo dice que a la hora de convertir una señal analógica a digital y tal, o bien cuando se está muestreando una señal en intervalos discreto pequeñitos, la frecuencia de muestreo debe ser mayor que el doble de la frecuencia más alta obtenida de la señal de entrada; porque de esta forma se puede reconstruir la señal original con muy buena aproximación.
Así:
La forma de reconstruir la señal original a partir de estas muestras se haría mediante un filtro paso - bajo.
A ver, entonces, según el hombre este de Shannon (y un tal Nyquist), se debe muestrear la señal original con el doble de frecuencia que ella de en la entrada, y entonces, con los valores obtenidos se puede codificar la señal normalizándolos a un número de bits dado. Por ejemplo, con 8 bits habría que distinguir entre 256 posibles valores de amplitud de la señal original.
O sea, Sisco, viendo tu diagrama de bloques de arriba, entonces todas las lecturas del ADC se guardan el la FIFO, hasta un tiempo determinado por la base de tiempos que se programe, entonces se evalúan las frecuencias que hay en la FIFO y se coge la más grande. Así, la frecuencia de muestreo será justo la mitad de esa frecuencia grandota. Ese sería el algoritmo que habría que implementar en la FPGA, creo yo... ¿cómo lo véis?
